相較三星5納米（nm）而言，優(yōu)化的3納米（nm）工藝，性能提高23%，功耗降低45%，芯片面積減少16%
2022年6月30日，作為先進(jìn)的半導體技術(shù)廠(chǎng)商之一的三星電子今日宣布, 基于3納米（nm）全環(huán)繞柵極（Gate-All-AroundT,簡(jiǎn)稱(chēng) GAA）制程工藝節點(diǎn)的芯片已經(jīng)開(kāi)始初步生產(chǎn)。
三星電子首次實(shí)現GAA"多橋-通道場(chǎng)效應晶體管"（簡(jiǎn)稱(chēng): MBCFETTM Multi-Bridge-Channel FET）應用打破了FinFET技術(shù)的性能限制，通過(guò)降低工作電壓水平來(lái)提高能耗比，同時(shí)還通過(guò)增加驅動(dòng)電流增強芯片性能。三星首先將納米片晶體管應用于高性能、低功耗計算領(lǐng)域的半導體芯片，并計劃將其擴大至移動(dòng)處理器領(lǐng)域。
三星電子Foundry業(yè)務(wù)部總經(jīng)理崔時(shí)榮表示："一直以來(lái)，三星電子不斷將新一代工藝技術(shù)應用于生產(chǎn)制造中。例如：三星的第一個(gè)High-K Metal Gate (HKMG) 工藝、FinFET 以及 EUV等。三星希望通過(guò)率先采用3nm工藝的"多橋-通道場(chǎng)效應晶體管"（ MBCFETTM），將繼續保持半導體行業(yè)前沿地位。同時(shí)，三星將繼續在競爭性技術(shù)開(kāi)發(fā)方面積極創(chuàng )新，并建立有助于加速實(shí)現技術(shù)成熟的流程"。
技術(shù)設計優(yōu)化，使PPA[1]收益更大化
3nmGAA 技術(shù)采用了更寬通的納米片，與采用窄通道納米線(xiàn)的GAA 技術(shù)相比能提供更高的性能和能耗比。3納米GAA 技術(shù)上，三星能夠調整納米晶體管的通道寬度，優(yōu)化功耗和性能，從而能夠滿(mǎn)足客戶(hù)的多元需求。此外，GAA 的設計靈活性對設計技術(shù)協(xié)同優(yōu)化（DTCO) [2]非常有利，有助于實(shí)現更好的PPA 優(yōu)勢。與三星5nm工藝相比，第一代3nm工藝可以使功耗降低45%，性能提升23%，芯片面積減少16%；而未來(lái)第二代3nm工藝則使功耗降低50%，性能提升30%，芯片面積減少 35%。
與SAFETM合作伙伴一起，提供3納米設計基礎設施和服務(wù)
隨著(zhù)工藝節點(diǎn)變得越來(lái)越小，而芯片性能需求越來(lái)越高，IC設計師們需要面對處理海量數據，以及驗證功能更多、擴展更緊密的復雜產(chǎn)品的挑戰。為了滿(mǎn)足這些需求，三星致力于提供更穩定的設計環(huán)境，以幫助減少設計、驗證和批準過(guò)程所需的時(shí)間，同時(shí)也提高了產(chǎn)品的可靠性。
自2021年第三季度以來(lái)，三星電子一直通過(guò)與包括ANSYS、楷登電子、西門(mén)子和新思科技在內的三星先進(jìn)晶圓代工生態(tài)系統SAFE TM（Samsung Advanced Foundry Ecosystem）合作伙伴的緊密協(xié)作，提供成熟的設計基礎設施，使其能夠在更短的時(shí)間內完善其產(chǎn)品。
[1] 有關(guān)設計技術(shù)協(xié)同優(yōu)化（DTCO）的更多信息，請參閱以下鏈接：
《尋找最佳方案（Find the optimal for the best）》第一部分
《尋找最佳方案（Find the optimal for the best）》第二部分
[2]PPA：Performance（性能）、Power（功耗）、Area（尺寸）三者的縮寫(xiě)。芯片的設計目標是實(shí)現更高的性能、更低的功耗和更小的面積。
關(guān)于三星
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來(lái)自SAFETM合作伙伴
ANSYS, [John Lee, Ansys電子、半導體和光學(xué)業(yè)務(wù)部副總裁兼總經(jīng)理]
"ANSYS和三星攜手合作，使用3nm GAA技術(shù)繼續為最先進(jìn)的設計提供支持技術(shù)。目前，Ansys多物理場(chǎng)仿真平臺的簽核精度，保證了我們與行業(yè)前沿地位的三星晶圓代工持續合作伙伴關(guān)系。Ansys始終致力于為我們共同的重要客戶(hù)提供最佳的設計體驗。"
楷登電子, [Tom Beckley，楷登電子定制IC和PCB部門(mén)高級副總裁兼總經(jīng)理]
"楷登電子祝賀三星實(shí)現了3nm GAA技術(shù)工藝節點(diǎn)的生產(chǎn)這一行業(yè)里程碑。我們與三星晶圓代工密切合作，讓客戶(hù)能夠通過(guò)使用我們的數字解決方案實(shí)現3nm GAA技術(shù)工藝節點(diǎn)的最佳功率、性能和尺寸。從數據描述到全數字流程實(shí)施和簽名，所有這些都基于Cadence Cerebrus AI的技術(shù)驅動(dòng)，以最大限度地提高生產(chǎn)率。通過(guò)定制解決方案，我們與三星共同啟用并驗證了完整的AMS流程，通過(guò)自動(dòng)化布局提高了電路設計和模擬的生產(chǎn)效率。我們期待著(zhù)繼續以這樣的合作，取得更大的成功。"
西門(mén)子 EDA, [Joe Sawicki, 西門(mén)子EDA IC 部門(mén)執行副總裁]
"西門(mén)子EDA很高興通過(guò)與三星的合作，從最初開(kāi)發(fā)階段確保我們現有的軟件平臺也能夠在三星新的3納米（nm）工藝節點(diǎn)上運行。通過(guò)SAFETM計劃，西門(mén)子行業(yè)領(lǐng)先的3nm EDA工具得已認證，我們與三星的長(cháng)期合作也為我們的共同客戶(hù)創(chuàng )造了巨大的價(jià)值。與三星建立了長(cháng)期的伙伴關(guān)系，為我們的共同客戶(hù)創(chuàng )造了重大價(jià)值。"
新思科技, [ Shankar Krishnamoorthy, 新思科技芯片實(shí)現事業(yè)部總經(jīng)理]
"通過(guò)我們與三星代工事業(yè)部的長(cháng)期戰略合作，使得我們的解決方案能夠支持三星的先進(jìn)工藝，幫助我們共同的客戶(hù)加快他們的設計周期?，F在通過(guò)新思科技數字設計、模擬設計和IP產(chǎn)品，繼續擴大對三星采用GAA架構的3nm工藝的支持，使客戶(hù)能夠為關(guān)鍵的高性能計算應用提供差異化的SoC。
*本文中的產(chǎn)品圖片以及型號、數據、功能、性能、規格參數等僅供參考，三星有可能對上述內容進(jìn)行改進(jìn)，具體信息請參照產(chǎn)品實(shí)物、產(chǎn)品說(shuō)明書(shū)或三星官網(wǎng)。除非經(jīng)特殊說(shuō)明，本網(wǎng)站中所涉及的數據均為三星內部測試結果，涉及的對比均為與三星產(chǎn)品相比較。
